1、普通IO引脚约束为时钟时报错

可在XDC引脚约束中添加一条语句；

set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets ZU15EG_0_CLK]

2、编译缓慢

解决办法：关闭其他没用的工程；

3、bd引出的接口

在top层输出中注释掉，保留top层中对接口的例化，在编译时是会报错的，需要在bd文件中就将接口去掉；

4、[Synth 8-1751] cannot index into non-array data_rx_fpga1

出错原因：数据位宽不对，定义数据时定义了一位位宽，实际需要4位位宽

5、[Place 30-69] Instance pll_cai/inst/clkin1_ibuf/IBUFCTRL_INST (IBUFCTRL) is unplaced after IO placer

出错原因：XDC引脚约束文件中有多余的输入；看报错提示，是高电平时钟信号不能驱动锁相环，锁相环输出时钟为600MHz，输入时钟为3.3V的20M时钟，电平太高，不对，因为使用的时钟引脚非特定的时钟引脚，将刚才注释掉的语句加上就可以，如下；

set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets ZU15EG_0_CLK]

6、顶层时钟输入驱动两个不同锁相环时报错

解决：修改为一个锁相环实现

7、顶层时钟输入驱动锁相环的同时驱动其他模块会报错

解决：用锁相环的输出驱动其他模块

8、提示时钟频率对不上

解决：把引出的管脚删掉，重新引出

9、[Labtools 27-3366] Cannot support older hw_server version 2021.1

vivado安装新版本后提示，不支持老版本的仿真器 

解决：Ctrl+Alt+A打开任务管理器，将hw_server服务停止掉，再连接仿真器就可以。

10、[Labtools 27-3312] Data read from hw_ila [hw_ila_1] is corrupted. Unable to upload waveform.

去掉代码中的vio核，就可以。

11、报错有信号线未连接

原因：bram核在例化时少例化了一个写使能信号。解决：双击打开bram核，将bram核中的写使能信号去掉

12、pll

模块中有pll，顶层中例化两次模块，报错说顶层输入的时钟驱动了多个buffer

        解决：在顶层中实现pll。

13、差分引脚赋值

约束为差分lvds的信号，不能被赋值为单端信号

差分的输入也不能直接引到ila核中观察信号

14、语法错误

错误：

正确：

或者下面这样也是正确的：

15、IBUFDS_inst2 is already declared

Command failed: Synthesis failed - please see the console or run log file for details

模块例化名称重复导致

16、The license feature ldpc@2018.04 could not be found.

需添加单独的ip license

17、IP_Flow 19-7077]IP XCI file missing or corrupt 'value_src' field. IP_Flow 19-7077] IP XCI file missing or corrupt 'value_permission' field.

芯片型号不对应，重新选择芯片型号，编译，打包ip核

18、Syntax Error Files（1）

模块例化时，最后一个括号被不小心注释掉了

19、Attempt to get parsing info during refresh. "On-the-fly" syntax checking information may be incorrect.

Vivado版本问题，将2023.2换成2021.1

20、This design requires 296 of such cell types but only 280 compatible sites are available in the target device.

[DRC UTLZ-1] Resource utilization: RAMB18 and RAMB36/FIFO over-utilized in Top Level Design (This design requires more RAMB18 and RAMB36/FIFO cells than are available in the target device. This design requires 296 of such cell types but only 280 compatible sites are available in the target device. Please analyze your synthesis results and constraints to ensure the design is mapped to Xilinx primitives as expected. If so, please consider targeting a larger device.)

资源不够

21、Waveform data read from ILA core is corrupted

给ila的时钟没有时钟，换一个驱动时钟

推荐链接

评论可见，请评论后查看内容，谢谢！！！
 您阅读本篇文章共花了：