fpga开发 驱动开发 Error (suppressible): (vsim-3601) Iteration limit 10000000 reached at time 10520 ns.

modelsim仿真拨错: (vsim-3601) Iteration limit 10000000 reached 仿真迭代达到限制次数，超出迭代界限。 问题： 代码中存在逻辑回环，即将一个组合逻辑单元赋值产生的敏感变量与另一个组合逻辑相关，同时作为另一个组合逻辑单元的敏感变量。 可以通过将敏感变量产生单元由组合逻辑变为时序逻辑解决

程序分析： 原本delay_tRP由组合逻辑赋值，判断条件由下一个组合逻辑产生，同时tRP作为下一个组合逻辑状态机状态跳转的判断条件，两个组合逻辑形成闭环一直发生迭代产生bug

assign delay_tRP = ((next_state == PRECHARGE || next_state == PRECHARGE2) && delay_3_clk == 2'd2) ? 1'b1 : 1'b0;

解决：将一部分组合逻辑改为时序逻辑，由于状态机条件跳转部分内容较多，因此将assign赋值部分的组合逻辑变为时序逻辑，解决

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