fpga开发硬件描述语言（HDL）基础——过程块

第1关：持续赋值与过程块

任务描述本关任务：采用持续赋值语句assign和过程块完成与门的建模。

知识点为了完成本关任务，需要掌握的知识点如下：

基于持续赋值语句的建模基于持续赋值语句的建模是指根据信号之间的逻辑关系，采用持续赋值语句（关键词assign）描述数字逻辑电路的方式，也称为数据流建模。

持续赋值语句示例如下所示。只要“=”右侧表达式中的任意变量发生变化，该表达式立即重新计算并赋值给左边的变量。其中，“[#延迟量]”是不可以综合的，故在数字电路建模过程中通常不定义延迟量。

assign [#延迟量] 信号名 = 表达式; 持续赋值语句左侧可以是变量类型（如SystemVerilog中的logic类型）的信号，也可是线网类型（如Verilog中的wire类型、tri类型）的信号，也可是信号拼接形式。

基于持续赋值语句的建模只能用来描述组合逻辑电路。

module alwaysblock(

input a,

input b,

output out_assign,

output out_alwaysblock

)

金钥匙