系列文章目录：FPGA原理与结构（0）——目录与传送门 一、FIFO概述 1、FIFO的定义 FIFO是英文First-In-First-Out的缩写，是一种先入先出的数据缓冲器，与一般的存储器的区别在于没有...

一、概述 Wave窗口允许我们以HDL波形和数据的形式查看仿真结果。Wave窗口被划分为多个窗格。通过单击并在任意两个窗格之间拖动该条，可以调整路径名窗格、值窗格和波形窗格的大小。 二、加载一个设计（Load...

之前一直无法在win11上安装ise14.7，网上搜索也无果，所有一直vmware虚拟机使用。直到最近看了水木上jesce的回复，试了下果然可以直接安装使用的。但这样安装后只能编译，不能vivado自带仿真和在线逻辑分析仪。...

欢迎来到FPGA专栏~testbench基础知识 ☆* o(≧▽≦ o *☆嗨~我是小夏与酒 ✨博客主页：小夏与酒的博客 该系列文章专栏：FPGA学习之旅 文章作者技术和水平有限，如果文中出现错误，希望大家能指正...

一、NEC简介 红外(Infrared，IR 遥控是一种无线、非接触控制技术，常用于遥控器、无线键盘、鼠标等设备之间的通信。IR协议的工作原理是，发送方通过红外线发送一个特定的编码，接收方通过识别该编码来执行...

数字IC全站文章索引demo版（建议收藏慢慢看） 一、项目说明1.1 索引目的1.2 收录原则1.3 投稿方式1.4 版本迭代 二、数字IC学习路线三、通用技能篇3.1 数字电路3.2 硬件描述语言(Verilog ...

创建工程 3、项目名称不能有空格，目录不能含有中文路径 可以查看一下新建的文件 二、设置IP核 7、 可以查看到生成的ip核 8、 找到例化模板，日常使用中可以根据需要设置。这里我们直接找到老师发的源文件，里面已经例化完成...

目前主流的Xilinx下载器主要有两种：一种是Xilinx官方出品的Xilinx Platfom Cable USB，还有一个就是Xilinx的合作伙伴Digilent开发的JTAG-HS3 Programming Cabl...

一、简介 关于时序分析和约束的学习似乎是学习FPGA的一道分水岭，似乎只有理解了时序约束才能算是真正入门了FPGA，对于FPGA从业者或者未来想要从事FPGA开发的工程师来说，时序约束可以说是一道躲不过去的坎...

引言 手头的FPGA开发板上有一个千兆网口，最近准备做一下以太网通信的内容。本文先介绍基本的理论知识。 FPGA芯片型号：xc7a35tfgg484-2 网口芯片（PHY）：RTL8211 网络接口：RJ45 简述...

一、前言 在之前的内容中，我们介绍了组合电路的时序问题和可能导致的毛刺，强烈推荐在阅读前文的基础上再继续阅读本文， 前文链接：FPGA时序分析与约束（1）——组合电路时序 这篇文章中，我们将继...

系列文章目录：FPGA原理与结构（0）——目录与传送门 目录 一、RAM概述 1、RAM基本概念 2、FPGA中RAM的分类 二、DRAM详解 1、FPGA资源 2、DRAM的配置形式 2.1 Single-...

一、概述 在应用了时钟约束后，所有寄存器到寄存器的路径都能定时。为了获得更加精准的FPGA外部时序信息，设计者需要为FPGA的I/O接口指定时序信息，一般时序工具只能获取FPGA器件内部的时序信息，对于FPG...

目录 引入一、Serdes（概念-历程）1、概念2、技术现状3、发展历程 二、Serdes结构三、在FPGA领域中的运用四、Serdes跟Lvds的关系五、Xilinx 有关 serdes的文档六、参考文献 引入 ...

目录 一、新建工程 二、时序报告分析 1、打开时序报告界面 2、时序报告界面介绍 3、时序路径分析 三、总结 FPGA开发过程中，vivado和quartus等开发软件都会提供时序报告，以方便开发者判断自己的工程时序是否满足...

在FPGA开发中，资源占用和时序约束一直是主要问题。为了解决这些问题，Vivado提供了丰富的优化工具和资源占用分析工具，帮助工程师优化FPGA设计，深入了解各个子模块的资源使用情况。 本文将从资源占用的角度，介绍Vivad...

模块化多功能数字钟 1.实验要求2.实现过程多功能数字钟的整体RTL视图2.1 顶层模块clock2.2 按键消抖模块key_filiter2.3 数字钟1s/10ms时钟产生模块clk2.4 时间显示(模式0 与调整模块...

FPGA开发离不开IO约束和时序约束，IO约束用于确定输入/输出端口的物理端口和电气特性，与芯片和电路设计有关。而时序约束则用于设定FPGA设计中的时序特性，以确保系统能够在预期时钟频率下正常运行。本文将介绍vivado中常...

本文详细介绍了Verilog常用的运算符和表达式，特别是分享了处理“计算位宽溢出”和“负数”的可行方式，帮助读者更加轻松地理解和掌握Verilog语言的运算符。 一、常见运算符以及表达式 算数运算符：加（+）、减（-）、...

引言 前文链接：基于FPGA的UDP 通信（一） 本文继续介绍与以太网数据协议相关的内容。 以太网帧协议 IEEE802.3标准规定了，以太网数据传输的格式： 字段解释： 字段名称字段长度/（字节）含义前导码7...

什么是组合逻辑环路？ 组合逻辑环路（Combinational Loops）：指组合逻辑的输出信号不经过任何时序逻辑电路（FF等），而直接反馈到输入节点，从而构成的电路环路。 此外，如果直接将...

一、TCP/IP协议簇 前面说到TCP/IP是一个协议簇，其中包含有IP协议、TCP协议、UDP协议、ARP协议、DNS协议、FTP协议等。设备之间要想完成通信，就必须通过这些网络通信协议。 ...

（原创声明：该文是作者的原创，面向对象是FPGA入门者，后续会有进阶的高级教程。宗旨是让每个想做FPGA的人轻松入门，作者不光让大家知其然，还要让大家知其所以然！每个工程作者都搭建了全自动化的仿真环境，只需要双击top_tb...

SystemVerilog 测试激励文件 我们需要采用称为测试激励文件的环境，用于在设计上运行任何种类的仿真。 单击此处回顾仿真的基本概念 测试激励文件的目的是什么？ 测试激励文件允许我们通过仿真来验证设计的功能。...

FPGA模块——AD高速转换模块（并行输出转换的数据） （1）AD9280/3PA9280芯片（2）代码 （1）AD9280/3PA9280芯片 AD9280/3PA9280芯片的引脚功能： 工作电压2.7到5.5v 数据...

目录 有限状态机的描述方法： ASM图： 状态转移图： 状态转移列表： MDS图： ASM图法状态机设计： ASM图的组成： 状态框： 判断框： 条件框： 状态框与条件框的区别： 状态单元： 用计数器实现ASM图： ASM图...

系列文章目录：FPGA原理与结构（0）——目录与传送门 一、MUX概述 数据选择器MUX是一种非常经典的组合逻辑电路，它是一个多输入，单输出的器件，功能是可以根据选择信号，选择出需要的输入信号作为输出。 二...

通过FPGA开发板上的NIOS Ⅱ搭建电机控制的硬件平台，包括电机正反转、编码器的读取，再通过软件部分实现PID算法对电机速度进行控制，使其能够渐近设定的编码器目标值。 一、问题与改进 SOPC之NIOS Ⅱ...

目录 一.任务剖析1.1 实验目的1.2原理图及其分析 二.总代码2.1 敲写代码2.1.1 代码内容2.1.2 代码分析 2.2 引脚与电压分配 三. 仿真3.1 建立仿真3.2 仿真代码 四.知识点4...

文章目录 写在前面 磨刀不误砍柴工 什么是时序分析？ 什么是时序约束？ 什么是时序收敛？ 写在前面 时序约束与分析是FGPA开发...

（原创声明：该文是作者的原创，面向对象是FPGA入门者，后续会有进阶的高级教程。宗旨是让每个想做FPGA的人轻松入门，作者不光让大家知其然，还要让大家知其所以然！每个工程作者都搭建了全自动化的仿真环境，只需要双击top_tb...

目录 设计成果 CPU的简单介绍 CPU设计思路 Verlog实现 仿真验证 小结 设计成果 先展示一下成果，目前的CPU设计较为简单，后续会加以优化。连接有指令存储器和数据存储器的CPU综合电路图如图1.1 图...

工欲善其事必先利其器，很多人想从事FPGA的开发，但是不知道如何下手。既要装这个软件，又要装那个软件，还要编译仿真库，网上的教程一大堆，不知道到底应该听谁的。所以很多人还没开始就被繁琐的开发环境搭建吓退了，还没开始就放弃了！...

目录 1.算法仿真效果 2.verilog核心程序 3.算法涉及理论知识概要 4.完整verilog 1.算法仿真效果 VIVADO2019.2仿真结果如下： 2.verilog核心程序 3.算法涉及理论知识概要 ...

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 4.1Otsu方法 4.2 Adaptive Thresholding方法 4.3、FPGA实现过程 5.算法完整程序工程 1.算法运行...

项目场景： FPGA代码编译时报错 问题描述 编译报错内容[Common 17-55] ‘set_property’ expects at least one object. 原因分析： 当一个引脚存在于xdc文件中，但是工...