今天我们来手撕一个常见的笔试题:模3检测,使用的方法是三段式Moore状态机。题目描述:输入端口是串行的1bit数据,每个时钟周期进来一位新数据后,实时检查当前序列是否能整除3,若能则输出1,否则输出0。例如,在4个时钟周期...
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fpga开发 xilinx Verilog altera 【数字IC/FPGA】手撕代码:模3检测器(判断输入序列能否被3整除)
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fpga开发 Verilog入门 Xilinx 【数字IC/FPGA】书籍推荐(1)----《轻松成为设计高手--Verilog HDL实用精解》
在下这几年关于数字电路、Verilog、FPGA和IC方面的书前前后后都读了不少,发现了不少好书,也在一些废话书上浪费过时间。接下来会写一系列文章,把一部分读过的书做个测评,根据个人标准按十分制满分来打分分享给大家。书名:轻...
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matlab 音频 实时音视频 2024年集创赛FPGA紫光同创赛道男女声,童声变声
1.前言: 本代码是笔者参加2024年集创赛紫光同创赛道,在网上的代码,论文,课设等基础上编辑出来的一款带有GUI界面的数字变声器,变声效果良好,可以直接运行,有相关变换说明。 能够直接打开指定格...
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fpga开发 Verilog Xilinx IC 《FPGA接口与协议》专栏的说明与导航
(1)为什么成了付费专栏?知识付费时代,多做一些尝试免费内容非常容易被其他网站爬虫获取,付费是某种意义上的版权保护付费即意味着责任,有利于提高专栏质量,驱使作者对读者、对内容更负责(2)是什么样的内容和形式? ...
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fpga开发 硬件架构 xilinx Verilog 【数字IC/FPGA】什么是无符号数?什么是有符号数?
进制虽然在日常生活中,我们已经习惯了使用10进制数字,但在由数字电路构成的数字世界中,2进制才是效率更高的选择。10进制与2进制10进制(decimal)计数法(一般也叫阿拉伯计数法)是在日常生活中使用得最多的一种计数法,它...
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fpga开发 Xilinx altera 【FPGA/IC】CRC电路的Verilog实现
前言在通信过程中由于存在各种各样的干扰因素,可能会导致发送的信息与接收的信息不一致,比如发送数据为 1010_1010,传输过程中由于某些干扰,导致接收方接收的数据却成了0110_1010。为了保证数据传输的正确性,工程师们...
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fpga开发 Verilog入门 Xilinx altera 【数字IC/FPGA】书籍推荐(0)----《Verilog 传奇--从电路出发的HDL代码设计》
在下这几年关于数字电路、Verilog、FPGA和IC方面的书前前后后都读了不少,发现了不少好书,也在一些废话书上浪费过时间。接下来会写一系列文章,把一部分读过的书做个测评,根据个人标准按十分制满分来打分并分享给大家。定位书...
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fpga开发 Xilinx altera 【FPGA/IC】什么是模块化设计?
什么是模块化设计FPGA/IC设计中根据模块层次的不同有两种基本的设计方法:自下而上方法对设计进行逐次划分的过程是从基本单元出发的,设计树最末枝上的单元是已经设计好的基本单元,或者其他项目开发好的单元或者IP。该方法先对底层...
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FPGA Verilog 7Z045 引脚功能详解
本文针对7Z045芯片,详细讲解硬件设计需要注意的技术点,可以作为设计和检查时候的参考文件。问了方便实用,按照Bank顺序排列,包含配置Bank、HR Bank、HP Bank、GTX Bank、供电引脚等。参考文档包括:目...
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FPGA 计算机视觉 [ZCU102嵌入式开发]基于Vitis-AI的yolov5目标检测模型在ZCU102开发板上的部署过程分享
基于Vitis-AI的yolov5目标检测模型在ZCU102开发板上的部署过程分享前言开发环境整体流程1.模型训练2.模型量化3.模型编译4.开发板运行结语前言之前本来想要做基于ZCU106的Vitis-AI开发,但是官方对...
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fpga开发 时序约束 FPGA时序分析与约束(5)——时序路径
一、前言 在之前的文章中我们分别介绍了组合电路的时序,时序电路的时序和时钟的时序问题,我们也对于时序分析,时序约束和时序收敛几个基本概念进行了区分,在这篇文章中,我们将介绍时序约束相关的最后一部分基本概念,带领...
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计算机组成原理 c++ FPGA和ASIC
前言大家好,我是jiantaoyab,这是我所总结作为学习的笔记第16篇,在本篇文章给大家介绍FPGA和ASIC。一个四核i7的CPU的晶体管中有20亿的晶体管,需要链接起20亿的晶体管可不是一件容易的事情,所以设计一个CP...
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fpga开发 fpga 硬件架构 嵌入式硬件 硬件工程 HDLbits 刷题 -- Alwaysblock2
学习:译:针对硬件综合,有两种类型的 always 块是相关的:组合逻辑:always @(* 时钟控制逻辑:always @(posedge clk 组合逻辑 always 块创建了一块组合逻辑,就像组合逻辑 alway...
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arm fpga ZYNQ PS与PL通过AXI-LITE连接,在Linux下直接读写PL的物理地址,实现PS与PL的交互
一、前言ZYNQ开发,如果PL与PS的交互方式仅为AXI-Lite总线的话,在Linux下可以通过直接访问PL的寄存器物理地址来实现PS-PL的数据交互。 测试代码的PC开发平台为Ubuntu18.04,QT5。 ZYNQ为...
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fpga开发 测试工具 嵌入式硬件 单片机 开发语言 高云CPLD/FPGA IDE开发环境搭建-保姆级教程
高云CPLD/FPGA IDE开发环境搭建-保姆级教程一、下载软件安装包IDE软件下载页安装包提供有windows和linux 两种平台的,根据你的操作系统选择一种合适的下载即可。提供有教育版和商业版,出于教育、研究目的,建...
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fpga开发 fpga Modelsim 使用教程(5)——Analyzing Waveforms
一、概述 Wave窗口允许我们以HDL波形和数据的形式查看仿真结果。Wave窗口被划分为多个窗格。通过单击并在任意两个窗格之间拖动该条,可以调整路径名窗格、值窗格和波形窗格的大小。 二、加载一个设计(Load...
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fpga开发 Xilinx IC 【FPGA】线性反馈移位寄存器(LFSR)的Verilog实现
什么是移位寄存器移位寄存器:是指多个寄存器并排相连,前一个寄存器的输出作为下一个寄存器的输入,寄存器中存放的数据在每个时钟周期向左或向右移动一位。下面的右移移位寄存器因为左侧没有有效输入,所以在第4个时钟周期,寄存器内就已经...
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fpga开发 笔记 fpga 高速接口 ZYNQ--GT收发器(TX)
文章目录Tx通道关于数据宽度设置关于TXUSRCLK and TXUSRCLK2 Generation8B/10B编码K字符TX Gearbox(后面再讨论64B/66B)TX Buffer Bypass(暂时不讨论)关于G...
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fpga开发 网络协议 网络 千兆以太网传输层 UDP 协议原理与 FPGA 实现(UDP发送)
相关文章: (1)千兆以太网网络层 ARP 协议的原理与 FPGA 实现 (2)千兆以太网硬件设计及链路层 MAC 协议格式 (3)CRC校验原理及实现 (4)RGMII 与 GMII 转换电路设计 (5)千兆以太网网络层...
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fpga开发 HDL & FPGA 学习 - IP 模块收集,推荐书目,参考
目录2 模块收集(不定期更新)2.5 数字电路设计实用技术3 参考编辑整理 by Staok,始于 2021.2 且无终稿。转载请注明作者及出处。整理不易,请多支持。本文件是“瞰百易”计划的一部分,尽量遵循“二项玻”定则,致...
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fpga开发 图像处理 fpga 信号处理 双线性插值缩放算法原理以及matlab与verilog的实现(一)
一、引言视频图像缩放技术在数字图像处理领域中有着广泛的应用。现在各种液晶设备的分辨率不同,视频图像输入的分辨率也各不相同,想要在显示器上正确的显示出相应图像画面,就必须对输入的图像大小进行缩放调整到显示屏支持的分辨率。 图像...
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fpga开发 xilinx FPGA原理与结构(16)——时钟IP核的使用与测试
系列文章目录:FPGA原理与结构(0)——目录与传送门 一、前言 本文介绍xilinx的时钟IP核 Clocking Wizard v6.0的具体使用与测试过程,在学习一个IP核的使用之前,首先需要对于IP核...
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3D线激光 激光中心线提取 图像处理 机器视觉 工业检测 3D测量 激光条纹中心线提取算法FPGA实现方案
1 概述 激光条纹中心线提取是3D线激光测量领域一个较为基础且重要的算法。目前,激光条纹中心线提取已有多种成熟的算法,有很多相关的博客和论文。 激光条纹中心线提取的真实意义在于工程化和产品化的实际...
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fpga开发 孩子都能学会的FPGA:第十六课——用FPGA实现IIR滤波器滤波
(原创声明:该文是作者的原创,面向对象是FPGA入门者,后续会有进阶的高级教程。宗旨是让每个想做FPGA的人轻松入门,作者不光让大家知其然,还要让大家知其所以然!每个工程作者都搭建了全自动化的仿真环境,只需要双击top_tb...
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fpga verilog 【Scala】1. 变量和数据类型
1. 变量和数据类型新建hello.scala文件,注意object名字与文件名一致。运行后打印结果如下:可以不添加返回值类型,scala自动推断,下面输出的结果是一致的。1.2 数据类型重要的变量类型如下:浮点数默认是Do...
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基于FPGA的UDP 通信(一)
引言 手头的FPGA开发板上有一个千兆网口,最近准备做一下以太网通信的内容。本文先介绍基本的理论知识。 FPGA芯片型号:xc7a35tfgg484-2 网口芯片(PHY):RTL8211 网络接口:RJ45 简述...
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fpga开发 HDL & FPGA 学习 - Quartus II 工程搭建,ModelSim 仿真,时序分析,IP 核使用,Nios II 软核使用,更多技巧和规范总结
目录工程搭建、仿真与时钟约束一点技巧ModelSim 仿真Timing Analyzer 时钟信号约束SignalTap II 使用In-System Memory Content Editor 使用记录 QII 的 IP...
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fpga开发 vivado FPGA烧录报错
在烧录bit流文件时,出现烧录不进去,报以上的错误。问题情况不分先后顺序,自行测试 第一种情况:检查vivado型号是否正确 第二种情况:硬件问题或者电路问题 首先排查焊接问题。降低JTAG下载速率。重启Vivado/ISE...
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fpga开发 时序约束 时序逻辑 FPGA时序分析与约束(2)——时序电路时序
一、前言 在之前的内容中,我们介绍了组合电路的时序问题和可能导致的毛刺,强烈推荐在阅读前文的基础上再继续阅读本文, 前文链接:FPGA时序分析与约束(1)——组合电路时序 这篇文章中,我们将继...
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fpga开发 xilinx verilog FPGA时序约束--实战篇(Vivado添加时序约束)
前面几篇文章已经详细介绍了FPGA时序约束基础知识以及常用的时序约束命令,相信大家已经基本掌握了时序约束的方法。今天介绍一下,如何在Vivado中添加时序约束,Vivado添加约束的方法有3种:xdc文件、时序约束向导(Co...
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fpga开发 学fpga和还是嵌入式?
具体要选哪个,更多还是看个人喜好还有基础知识结构。我们先来明白下两者区别在哪?1、嵌入式:分两部分,第一是嵌入式软件开发,主要与嵌入式操作系统、应用软件等有关。第二是嵌入式硬件开发,需要掌握硬件设计、模拟仿真、 PCB设计等...
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FPGA verilog C4--Vivado添加列表中不存在的FLash器件2023-02-10
以华邦SPI FLASH W25Q128JVEIQ为例进行说明。(其他Flash添加步骤一致)1.本地vivado安装目录D:\Softwares\xlinx_tools\Vivado\2020.2\data\xicom下,...
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fpga开发 Xilinx IC altera 【FPGA】Verilog描述电路的三种方式(结构化、数据流和行为化)
前言众所周知,Verilog是作为一种HDL(Hardware Description Language,硬件描述语言)出现的,它的主要功能是在不同的抽象层级上描述电路,从而实现电路设计。那么到底该如何描述电路?Verilo...
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FPGA Verilog 芯片设计 硬件开发 硬件工程 书籍推荐 技术之外(04)数字 IC 设计领域的书籍、工具、脚本推荐
技术之外04 数字 IC 设计领域的书籍、工具、脚本推荐新芯设计:专注,积累,探索,挑战文章目录技术之外04 数字 IC 设计领域的书籍、工具、脚本推荐引言 一、书籍阅读推荐 二、工具技术推荐 三、脚本学习推荐 四、...
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国产FPGA 高云 GOWIN FPGA 遇到的VLD POR ERR奇葩现象和问题
这次遇到的奇葩问题是高云的FPGA,芯片的型号是GW1N-LV1QN48C6I5。具体遇到的问题是 用下载器读取芯片ID 功能时一切正常 如图。 当要下载到芯片(SRAM 或者EFLASH(内部flash 时...
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fpga开发 嵌入式 FPGA的电平标准
FPGA的电平标准标准介绍标准介绍TTL:三极管单端输出(FPGA板子上的IO电平标准) 几十MHZ CMOS:MOS管单独输出,功耗低,翻转快(LVDS:低压差分信号 LVPECL:高速差分,PECL差值更大,干扰更强,速...
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verilog FPGA控制AD7606进行数据采集
目录一、AD7606数据手册 1.ADC采样原理 2.AD7606使用手册二、实例 1.状态转移图 2.Verilog代码 3.仿真结果总结一、AD7606数据手册 1.ADC...
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fpga开发 vivado verilog Xilinx FPGA平台DDR3设计详解(一):DDR SDRAM系统框架
DDR SDRAM(双倍速率同步动态随机存储器)是一种内存技术,它可以在时钟信号的上升沿和下降沿都传输数据,从而提高数据传输的速率。DDR SDRAM已经发展了多代,包括DDR、DDR2、DDR3、DDR4和DDR5,每一代...
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fpga VHDL极简入门(一)VHDL基本层次与元件例化
一、VHDL的三个基本层次首先来看一下一个简单的VHDL示例use IEEE.STD_LOGIC_1164.ALL; --使用IEEE库中的STD_LOGIC_1164中的所有entity test_top is...
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数字IC 集成电路 fpga Verilog:【7】超详细WaveDrom教程,时序图绘制利器,看这一篇就够了。
碎碎念: 没想到上一篇发出去,前几个小时竟然基本没人看,是我写得太晦涩了吗,这篇介绍个简单但是相当好用的软件WaveDrom,可以非常方便的绘制时序图,简直是数字人的福音啦! 本文将从安装开始,详细介绍涉及到的语法等内容...
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fpga开发 fpga verilog xilinx Vivado约束添加方法:一文全面解析IO和时序约束
FPGA开发离不开IO约束和时序约束,IO约束用于确定输入/输出端口的物理端口和电气特性,与芯片和电路设计有关。而时序约束则用于设定FPGA设计中的时序特性,以确保系统能够在预期时钟频率下正常运行。本文将介绍vivado中常...
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IC FPGA Verilog 硬件开发 硬件工程 基于 ARM SoC 的视频传输系统设计(10-01-01)引言
芯片原厂必学课程 - 第十篇章 - 01 基于 ARM SoC 的视频传输系统设计10-01-01 引言新芯设计:专注,积累,探索,挑战文章目录芯片原厂必学课程 - 第十篇章 - 01 基于 ARM SoC 的视频传输系统设...
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fpga开发 fpga fpga/cpld HDL Verilog常用运算符及表达式
本文详细介绍了Verilog常用的运算符和表达式,特别是分享了处理“计算位宽溢出”和“负数”的可行方式,帮助读者更加轻松地理解和掌握Verilog语言的运算符。 一、常见运算符以及表达式 算数运算符:加(+)、减(-)、...
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fpga开发 SV FPGA testbench Verilog中的系统任务(显示/打印类)--$display, $write,$strobe,$monitor
概述 在验证调试过程中,如果有时候能在终端打印一些信息是非常有帮助的。 比如你在验证一个串口的环回模块,发送端每隔一段时间就会发送1个BYTE数据到接收端。如果你不想通过一个一个地比对波形来验证发...
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课程设计 matlab 使用EGO1的FPGA开发板的基于蓝牙的点阵显示系统设计与实现
目录一、项目目标1.设计目标2.技术指标二、项目分析1.需求分析2.实验原理三、项目设计1.系统结构设计1.1技术方案1.2设计要点1.3系统结构图1.4硬件连接图1.5系统硬件配置设计(硬件模块介绍 1.5.1 8×8点阵...
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★教程4:FPGA/MATLAB/Simulink联合应用开发入门与进阶X例——目录
1.订阅本教程用户可以免费获得本博任意1个(订阅一个章节对应赠送1个源码,包括所有免费专栏和付费专栏 (不包括第0章和第1章 博文对应代码;(私信博主给出代码博文的链接和邮箱 2.本课程的所有案例(部分理论知识点除外 均由博...
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fpga 基于 Cyclone IV 在 Quartus 中配置 IP 核中的 PLL、RAM 与 FIFO 的详细步骤及仿真验证
本文内容:基于 Cyclone IV在 Quartus 中配置 IP 核中的 PLL 、 RAM 与 FIFO 的详细步骤目录一、配置 PLL1.1 参数配置1.2 仿真测试二、配置 RAM2.1 参数配置2.2 仿真测试三...
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fpga开发 人工智能 详解FPGA —— 下一代AI算力芯片(上)
本文将详细介绍FPGA芯片。微信搜索关注《Java学研大本营》CPU为一般计算提供了一套通用的计算指令,要修改或优化应用程序,我们更改代码,但硬件是固定的。然而,这种通用化是以硬件的复杂性为代价的。如果没有复杂的硬件优化,如...
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上拉 Xilinx FPGA未使用管脚上下拉状态配置(ISE和Vivado环境)
文章目录 ISE开发环境Vivado开发环境方式1:XDC文件约束方式2:生成选项配置 ISE开发环境 ISE开发环境,可在如下Bit流文件生成选项中配置。 右键点击Generate Programming File,选择...
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基于FPGA的UDP 通信(二)
引言 前文链接:基于FPGA的UDP 通信(一) 本文继续介绍与以太网数据协议相关的内容。 以太网帧协议 IEEE802.3标准规定了,以太网数据传输的格式: 字段解释: 字段名称字段长度/(字节)含义前导码7...