高云CPLD/FPGA IDE开发环境搭建-保姆级教程一、下载软件安装包IDE软件下载页安装包提供有windows和linux 两种平台的,根据你的操作系统选择一种合适的下载即可。提供有教育版和商业版,出于教育、研究目的,建...
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fpga开发 测试工具 嵌入式硬件 单片机 开发语言 高云CPLD/FPGA IDE开发环境搭建-保姆级教程
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fpga开发 Xilinx altera 【FPGA/IC】CRC电路的Verilog实现
前言在通信过程中由于存在各种各样的干扰因素,可能会导致发送的信息与接收的信息不一致,比如发送数据为 1010_1010,传输过程中由于某些干扰,导致接收方接收的数据却成了0110_1010。为了保证数据传输的正确性,工程师们...
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fpga开发 嵌入式硬件 FPGA多功能数字钟的设计实现
题目: 在FPGA中设计实现一个多功能数字钟,具备以下功能: 1.准确计时。能显示时分秒,小时的计时为24进制,分和秒的计时为 60 进制。 2.准点报时。当“时-分-秒” 为“ XX-59-55、...
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fpga开发 verilog FPGA时序分析与时序约束(二)——时钟约束
目录一、时序约束的步骤二、时序网表和路径2.1 时序网表2.2 时序路径 三、时序约束的方式三、时钟约束3.1 主时钟约束3.2 虚拟时钟约束3.3 衍生时钟约束3.4 时钟组约束3.5 时钟特性约束3.6 时钟延时约束一、...
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fpga开发 fpga 硬件工程 手把手教你学会 Xilinx PCIE/XDMA 读写DDR系列(三) ——XDMA读写DDR项目工程讲解和下板测试
因最近想通过PCIE把数据从FPGA传到PC,借此机会和大家一起学习XDMA读写DDR制作不易,记得三连哦,给我动力,持续更新!!!完整工程文件下载:XDMA读写DDR工程 提取码:4sxh在前两篇文章的学习中,我们已经...
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fpga开发 HDL & FPGA 学习 - Quartus II 工程搭建,ModelSim 仿真,时序分析,IP 核使用,Nios II 软核使用,更多技巧和规范总结
目录工程搭建、仿真与时钟约束一点技巧ModelSim 仿真Timing Analyzer 时钟信号约束SignalTap II 使用In-System Memory Content Editor 使用记录 QII 的 IP...
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fpga开发 xilinx Verilog altera 【数字IC/FPGA】手撕代码:模3检测器(判断输入序列能否被3整除)
今天我们来手撕一个常见的笔试题:模3检测,使用的方法是三段式Moore状态机。题目描述:输入端口是串行的1bit数据,每个时钟周期进来一位新数据后,实时检查当前序列是否能整除3,若能则输出1,否则输出0。例如,在4个时钟周期...
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arm fpga ZYNQ PS与PL通过AXI-LITE连接,在Linux下直接读写PL的物理地址,实现PS与PL的交互
一、前言ZYNQ开发,如果PL与PS的交互方式仅为AXI-Lite总线的话,在Linux下可以通过直接访问PL的寄存器物理地址来实现PS-PL的数据交互。 测试代码的PC开发平台为Ubuntu18.04,QT5。 ZYNQ为...
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fpga开发 Xilinx IC 【FPGA】线性反馈移位寄存器(LFSR)的Verilog实现
什么是移位寄存器移位寄存器:是指多个寄存器并排相连,前一个寄存器的输出作为下一个寄存器的输入,寄存器中存放的数据在每个时钟周期向左或向右移动一位。下面的右移移位寄存器因为左侧没有有效输入,所以在第4个时钟周期,寄存器内就已经...
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嵌入式硬件 fpga 友晶DE10
文章目录一、友晶SoC文档与工程文件获取二、实验环境1、Quartus1.1、Quartus 18.1标准版、CycloneV器件包、SoC安装包获取1.2、Quartus 18.1标准版、CycloneV器件包、SoC安装...
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matlab 音频 实时音视频 2024年集创赛FPGA紫光同创赛道男女声,童声变声
1.前言: 本代码是笔者参加2024年集创赛紫光同创赛道,在网上的代码,论文,课设等基础上编辑出来的一款带有GUI界面的数字变声器,变声效果良好,可以直接运行,有相关变换说明。 能够直接打开指定格...
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fpga开发 Xilinx IC dsp开发 四舍五入 基于FPGA的数字信号处理(12)--定点数的舍入模式(3)收敛取整convergent
前言在之前的文章介绍了定点数为什么需要舍入和几种常见的舍入模式。今天我们再来看看另外一种舍入模式:收敛取整convergent。10进制数的convergentconvergent: 收敛取整。它的舍入方式和四舍五入非常类似...
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轻松搭建FPGA开发环境:第一课——modelsim 安装与配置说明
工欲善其事必先利其器,很多人想从事FPGA的开发,但是不知道如何下手。既要装这个软件,又要装那个软件,还要编译仿真库,网上的教程一大堆,不知道到底应该听谁的。所以很多人还没开始就被繁琐的开发环境搭建吓退了,还没开始就放弃了!...
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fpga开发 FPGA实现DDR3读写操作,乒乓操作——FPGA学习笔记1
前言笔者:人生建议从第四章开始看。。。。一、初认SDRAM物理 Bank:传统内存系统为了保证 CPU 的正常工作,必须一次传输完 CPU 在一个传输周期内所需的数据。而CPU 在一个传输周期能接受的数据容量就是 CPU 数...
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IC FPGA SoC 芯片设计 硬件开发 硬件工程 Verilog 编程技巧篇(02-06)命名规范化,专业的定义
芯片原厂必学课程 - 第二篇章 - Verilog 编程技巧篇02-06 命名规范化,专业的定义新芯设计:专注,积累,探索,挑战文章目录芯片原厂必学课程 - 第二篇章 - Verilog 编程技巧篇02-06 命名规范化,专...
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fpga开发 tcp/ip 信息与通信 【FPGA/数字IC】Multiport RAM,多读多写寄存器-——基于FPGA BRAM的多端口地址查找表与FPGA BRAM的资源分析
目录背景手写Multiport RamMultiport RAM 代码方案资源评估Multiport RAM 资源利用的优化资源评估防止读写冲突的组合逻辑设计(写优先)仿真和时序单口写数据单端口读数据多口读相同数据多口同时读...
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fpga开发 Verilog入门 Xilinx 【数字IC/FPGA】书籍推荐(1)----《轻松成为设计高手--Verilog HDL实用精解》
在下这几年关于数字电路、Verilog、FPGA和IC方面的书前前后后都读了不少,发现了不少好书,也在一些废话书上浪费过时间。接下来会写一系列文章,把一部分读过的书做个测评,根据个人标准按十分制满分来打分分享给大家。书名:轻...
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Xilinx FPGA底层逻辑资源简介(1):关于LC,CLB,SLICE,LUT,FF的概念
LC:Logic Cell 逻辑单元Logic Cell是Xilinx定义的一种标准,用于定义不同系列器件的大小。对于7系列芯片,通常在名字中就已经体现了LC的大小,在UG474中原话为:对于7a75t芯片,LC的大小为75...
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基于FPGA的OFDM基带发射机的设计与实现
文章目录前言一、OFDM描述二、本系统的实现参照1.IEEE 802.11a协议主要参数2.不同调制方式与速率 3. IFFT映射关系4. IEEE 802.11a物理层规范5. PPDU帧格式三、设计与实现1.扰码2.卷积...
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fpga开发 FPGA 【Vivado那些事儿】多版本VIVADO,怎么设置默认运行版本?
多版本VIVADO,怎么设置默认运行版本?前言问题解决结语前言有过工程开发经验的小伙伴都会有过在同一台计算机上安装多个Vivado版本的情况,例如装了Vivado 2018.3、Vivado 2018.2、Vivado 20...
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fpga开发 FPGA实现PID控制器——基于Quartus prime 18.0
目录 1. PID控制器和离散化PID控制器1.1 PID控制器1.1.1 P控制器1.1.2 稳态误差和I控制器1.1.3 超调和D控制器1.2 离散式PID控制器——位置式PID控制器2.PID控制系统Simulink仿...
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DPDK FPGA 网络卸载 【重识云原生】第四章云网络4.9.5.1节下一代智能网卡——DPU综述
《重识云原生系列》专题索引:第一章——不谋全局不足以谋一域第二章计算第1节——计算虚拟化技术总述第二章计算第2节——主流虚拟化技术之VMare ESXi第二章计算第3节——主流虚拟化技术之Xen第二章计算第4节——主流虚...
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fpga开发 硬件架构 FPGA原理与结构(5)——移位寄存器(Shift Registers)
系列文章目录:FPGA原理与结构(0)——目录与传送门目录一、移位寄存器概述1、基本概念 2、LUT实现移位寄存器3、移位寄存器的应用4、移位寄存器的功能5、移位寄存器结构6、移位寄存器级连二、移位寄存器数据流1、动...
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fpga开发 硬件架构 xilinx IC Verilog 数字IC 基于FPGA的数字信号处理(1)--什么是无符号数?什么是有符号数?
进制虽然在日常生活中,我们已经习惯了使用10进制数字,但在由数字电路构成的数字世界中,2进制才是效率更高的选择。10进制与2进制10进制(decimal)计数法(一般也叫阿拉伯计数法)是在日常生活中使用得最多的一种计数法,它...
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fpga开发 Vivado Error问题之[DRC NSTD-1][DRC UCIO-1] FPGA管脚约束问题导致生成bit时报错,如何在不重新Implentation情况下生成bit?
一、报错信息如下:二、问题原因 由于在约束中忘记对SYS_CLK的管脚进行约束,经过了长时间的综合和实现后,最后的Generate Bitstream报错了。三、这里只讲管脚未定义的情况 因为位置...
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开发语言 IC FPGA 芯片 Chisel中对对<: 和:的理解(其实是Scala中的理解)
在 Scala 语言和 Chisel 硬件构造语言中,用法示例:trait Animal// 这里 T 被限制为 Animal 或其子类// T 可以是 Dog 或 Cat,但不能是其他非 Animal 类型:(类型注解):...
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fpga开发 fpga 基于Verilog HDL的四位计数器设计
采用Verilog HDL设计4bits计数器,采用同步计数的方式,设计文件如下所示://4位计数器的仿真程序//Author:学习FPGA的电气小兴兴if (reset //同步复位out采用Quartus综合后的电路如...
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fpga 硬蛋学堂知识分享|Verilog HDL
Verilog HDL是由GDA(Gateway Design Automation 公司的PhilMoorby在1983年末首创的,最初只设计了一个仿真与验证工具,之后又陆续开发了相关的故障模拟与时序分析工具。1985年M...
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verilog FPGA控制AD7606进行数据采集
目录一、AD7606数据手册 1.ADC采样原理 2.AD7606使用手册二、实例 1.状态转移图 2.Verilog代码 3.仿真结果总结一、AD7606数据手册 1.ADC...
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FPGA verilog C4--Vivado添加列表中不存在的FLash器件2023-02-10
以华邦SPI FLASH W25Q128JVEIQ为例进行说明。(其他Flash添加步骤一致)1.本地vivado安装目录D:\Softwares\xlinx_tools\Vivado\2020.2\data\xicom下,...
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fpga开发 学fpga和还是嵌入式?
具体要选哪个,更多还是看个人喜好还有基础知识结构。我们先来明白下两者区别在哪?1、嵌入式:分两部分,第一是嵌入式软件开发,主要与嵌入式操作系统、应用软件等有关。第二是嵌入式硬件开发,需要掌握硬件设计、模拟仿真、 PCB设计等...
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fpga开发 Xilinx IC altera 浮点数 基于FPGA的数字信号处理(2)--什么是定点数?
在实际的工程应用中,往往会进行大量的数学运算。运算时除了会用到整数,很多时候也会用到小数。而我们知道在数字电路底层,只有「高电平1」和「低电平0」的存在,那么仅凭 0和1 该如何表示小数呢?数字电路中,小数可以用两种形式来表...
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fpga开发 verilog FPGA自动保存编译版本
FPGA自动保存编译版本1、前言2、Tcl脚本方式3、USR_ACCESS原语方式3.1 USR_ACCESS原理3.2 USR_ACCESS使用4、测试比较4.1 TCL方式测试4.2 USR_ACCESS方式测试5、总结...
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fpga开发 在实用化人形机器人控制系统中深入应用FPGA的框架设计(基于特斯拉Optimus-Gen2的硬件系统)
目录:0 引言1 特斯拉Optimus-Gen2人形机器人的硬件系统配置1.1 电机1.2 传感器2 深入应用FPGA的人形机器人控制系统设计思路3 深入应用FPGA的人形机器人控制系统框架设计3.1 系统整体设计3.1.1...
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fpga开发 信息与通信 FPGA协议篇:UART通信及Verilog最易懂实现方式/通用于任何工程/带握手信号 ----UART
概述: UART(Universal Asynchronous Receiver/Transmitter)是一种通用的异步收发传输协议,用于在计算机系统和外部设备之间进行串行数据传输。UART 协议定义了数据的...
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fpga开发 Verilog入门 Xilinx altera 【数字IC/FPGA】书籍推荐(0)----《Verilog 传奇--从电路出发的HDL代码设计》
在下这几年关于数字电路、Verilog、FPGA和IC方面的书前前后后都读了不少,发现了不少好书,也在一些废话书上浪费过时间。接下来会写一系列文章,把一部分读过的书做个测评,根据个人标准按十分制满分来打分并分享给大家。定位书...
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fpga开发 Xilinx altera 【FPGA/IC】什么是模块化设计?
什么是模块化设计FPGA/IC设计中根据模块层次的不同有两种基本的设计方法:自下而上方法对设计进行逐次划分的过程是从基本单元出发的,设计树最末枝上的单元是已经设计好的基本单元,或者其他项目开发好的单元或者IP。该方法先对底层...
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FPGA Verilog 7Z045 引脚功能详解
本文针对7Z045芯片,详细讲解硬件设计需要注意的技术点,可以作为设计和检查时候的参考文件。问了方便实用,按照Bank顺序排列,包含配置Bank、HR Bank、HP Bank、GTX Bank、供电引脚等。参考文档包括:目...
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计算机组成原理 c++ FPGA和ASIC
前言大家好,我是jiantaoyab,这是我所总结作为学习的笔记第16篇,在本篇文章给大家介绍FPGA和ASIC。一个四核i7的CPU的晶体管中有20亿的晶体管,需要链接起20亿的晶体管可不是一件容易的事情,所以设计一个CP...
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fpga开发 fpga 硬件架构 嵌入式硬件 硬件工程 HDLbits 刷题 -- Alwaysblock2
学习:译:针对硬件综合,有两种类型的 always 块是相关的:组合逻辑:always @(* 时钟控制逻辑:always @(posedge clk 组合逻辑 always 块创建了一块组合逻辑,就像组合逻辑 alway...
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fpga开发 笔记 fpga 高速接口 ZYNQ--GT收发器(TX)
文章目录Tx通道关于数据宽度设置关于TXUSRCLK and TXUSRCLK2 Generation8B/10B编码K字符TX Gearbox(后面再讨论64B/66B)TX Buffer Bypass(暂时不讨论)关于G...
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fpga开发 网络协议 网络 千兆以太网传输层 UDP 协议原理与 FPGA 实现(UDP发送)
相关文章: (1)千兆以太网网络层 ARP 协议的原理与 FPGA 实现 (2)千兆以太网硬件设计及链路层 MAC 协议格式 (3)CRC校验原理及实现 (4)RGMII 与 GMII 转换电路设计 (5)千兆以太网网络层...
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fpga开发 HDL & FPGA 学习 - IP 模块收集,推荐书目,参考
目录2 模块收集(不定期更新)2.5 数字电路设计实用技术3 参考编辑整理 by Staok,始于 2021.2 且无终稿。转载请注明作者及出处。整理不易,请多支持。本文件是“瞰百易”计划的一部分,尽量遵循“二项玻”定则,致...
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fpga开发 图像处理 fpga 信号处理 双线性插值缩放算法原理以及matlab与verilog的实现(一)
一、引言视频图像缩放技术在数字图像处理领域中有着广泛的应用。现在各种液晶设备的分辨率不同,视频图像输入的分辨率也各不相同,想要在显示器上正确的显示出相应图像画面,就必须对输入的图像大小进行缩放调整到显示屏支持的分辨率。 图像...
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3D线激光 激光中心线提取 图像处理 机器视觉 工业检测 3D测量 激光条纹中心线提取算法FPGA实现方案
1 概述 激光条纹中心线提取是3D线激光测量领域一个较为基础且重要的算法。目前,激光条纹中心线提取已有多种成熟的算法,有很多相关的博客和论文。 激光条纹中心线提取的真实意义在于工程化和产品化的实际...
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fpga开发 孩子都能学会的FPGA:第十六课——用FPGA实现IIR滤波器滤波
(原创声明:该文是作者的原创,面向对象是FPGA入门者,后续会有进阶的高级教程。宗旨是让每个想做FPGA的人轻松入门,作者不光让大家知其然,还要让大家知其所以然!每个工程作者都搭建了全自动化的仿真环境,只需要双击top_tb...
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fpga verilog 【Scala】1. 变量和数据类型
1. 变量和数据类型新建hello.scala文件,注意object名字与文件名一致。运行后打印结果如下:可以不添加返回值类型,scala自动推断,下面输出的结果是一致的。1.2 数据类型重要的变量类型如下:浮点数默认是Do...
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FPGA Verilog 芯片设计 硬件开发 硬件工程 书籍推荐 技术之外(04)数字 IC 设计领域的书籍、工具、脚本推荐
技术之外04 数字 IC 设计领域的书籍、工具、脚本推荐新芯设计:专注,积累,探索,挑战文章目录技术之外04 数字 IC 设计领域的书籍、工具、脚本推荐引言 一、书籍阅读推荐 二、工具技术推荐 三、脚本学习推荐 四、...
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国产FPGA 高云 GOWIN FPGA 遇到的VLD POR ERR奇葩现象和问题
这次遇到的奇葩问题是高云的FPGA,芯片的型号是GW1N-LV1QN48C6I5。具体遇到的问题是 用下载器读取芯片ID 功能时一切正常 如图。 当要下载到芯片(SRAM 或者EFLASH(内部flash 时...
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fpga开发 嵌入式 FPGA的电平标准
FPGA的电平标准标准介绍标准介绍TTL:三极管单端输出(FPGA板子上的IO电平标准) 几十MHZ CMOS:MOS管单独输出,功耗低,翻转快(LVDS:低压差分信号 LVPECL:高速差分,PECL差值更大,干扰更强,速...