今天我们来手撕一个常见的笔试题:模3检测,使用的方法是三段式Moore状态机。题目描述:输入端口是串行的1bit数据,每个时钟周期进来一位新数据后,实时检查当前序列是否能整除3,若能则输出1,否则输出0。例如,在4个时钟周期...
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fpga开发 xilinx Verilog altera 【数字IC/FPGA】手撕代码:模3检测器(判断输入序列能否被3整除)
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fpga开发 Verilog xilinx IC altera 为什么时序逻辑电路会落后一拍?
1、时序逻辑电路落后一拍?FPGA初学者可能经常听到一句话:“时序逻辑电路,或者说用 先来看一个简单的例子:把输入信号用时序逻辑电路寄存两次,即俗称的“打两拍”。Verilog代码如下:input clk, //系统...
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fpga开发 Verilog入门 Verilog Xilinx IC 什么是好的FPGA编码风格?(3)--尽量不要使用锁存器Latch
前言 在FPGA设计中,几乎没人会主动使用锁存器Latch,但有时候不知不觉中你的设计莫名其妙地就生成了一堆Latch,而这些Latch可能会给你带来巨大的麻烦。 什么是锁存器Latch? Latch,锁存器,一种可以存储电...
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fpga开发 硬件架构 xilinx IC Verilog 数字IC 基于FPGA的数字信号处理(1)--什么是无符号数?什么是有符号数?
进制虽然在日常生活中,我们已经习惯了使用10进制数字,但在由数字电路构成的数字世界中,2进制才是效率更高的选择。10进制与2进制10进制(decimal)计数法(一般也叫阿拉伯计数法)是在日常生活中使用得最多的一种计数法,它...
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fpga开发 Xilinx IC altera 浮点数 基于FPGA的数字信号处理(2)--什么是定点数?
在实际的工程应用中,往往会进行大量的数学运算。运算时除了会用到整数,很多时候也会用到小数。而我们知道在数字电路底层,只有「高电平1」和「低电平0」的存在,那么仅凭 0和1 该如何表示小数呢?数字电路中,小数可以用两种形式来表...
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fpga开发 硬件架构 xilinx IC 基于FPGA的数字信号处理(6)--如何确定Verilog表达式的符号
前言尽管signed语法的使用能带来很多便利,但同时也给表达式的符号确定带来了更多的不确定性。比如一个有符号数和一个无符号数的加法/乘法结果是有符号数还是无符号数?一个有符号数和一个无符号数的比较结果是有符号数还是无符号数?...
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fpga开发 xilinx verilog FPGA时序约束--实战篇(Vivado添加时序约束)
前面几篇文章已经详细介绍了FPGA时序约束基础知识以及常用的时序约束命令,相信大家已经基本掌握了时序约束的方法。今天介绍一下,如何在Vivado中添加时序约束,Vivado添加约束的方法有3种:xdc文件、时序约束向导(Co...
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fpga开发 Verilog Xilinx IC 《FPGA接口与协议》专栏的说明与导航
(1)为什么成了付费专栏?知识付费时代,多做一些尝试免费内容非常容易被其他网站爬虫获取,付费是某种意义上的版权保护付费即意味着责任,有利于提高专栏质量,驱使作者对读者、对内容更负责(2)是什么样的内容和形式? ...
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fpga开发 Verilog入门 Xilinx 【数字IC/FPGA】书籍推荐(1)----《轻松成为设计高手--Verilog HDL实用精解》
在下这几年关于数字电路、Verilog、FPGA和IC方面的书前前后后都读了不少,发现了不少好书,也在一些废话书上浪费过时间。接下来会写一系列文章,把一部分读过的书做个测评,根据个人标准按十分制满分来打分分享给大家。书名:轻...
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fpga开发 Xilinx altera 【FPGA/IC】CRC电路的Verilog实现
前言在通信过程中由于存在各种各样的干扰因素,可能会导致发送的信息与接收的信息不一致,比如发送数据为 1010_1010,传输过程中由于某些干扰,导致接收方接收的数据却成了0110_1010。为了保证数据传输的正确性,工程师们...
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fpga开发 Verilog入门 Xilinx altera 【数字IC/FPGA】书籍推荐(0)----《Verilog 传奇--从电路出发的HDL代码设计》
在下这几年关于数字电路、Verilog、FPGA和IC方面的书前前后后都读了不少,发现了不少好书,也在一些废话书上浪费过时间。接下来会写一系列文章,把一部分读过的书做个测评,根据个人标准按十分制满分来打分并分享给大家。定位书...
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fpga开发 Xilinx altera 【FPGA/IC】什么是模块化设计?
什么是模块化设计FPGA/IC设计中根据模块层次的不同有两种基本的设计方法:自下而上方法对设计进行逐次划分的过程是从基本单元出发的,设计树最末枝上的单元是已经设计好的基本单元,或者其他项目开发好的单元或者IP。该方法先对底层...
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fpga开发 芯片封装 XILINX 7系列FPGA封装之芯片常见封装技术详解
《Xilinx FPGA开发指南》目录1,概述2,常用封装技术2.1,Wire-bond chip-scale2.2,Wire-bond fine-pitch2.3,Flip-chip lidless2.4,Rugge...
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fpga开发 零基础学FPGA(六):FPGA时钟架构(Xilinx为例,完整解读)
目录日常·唠嗑一、时钟资源(及布线)概述二、时钟架构-解读2.1、时钟整体架构2.2、时钟区域-内部架构2.2.1、区域整体2.2.2、区域细节三、时钟术语-解读(及使用方法)3.1、BUFG3.2、BUFH3.3、BUFI...
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fpga开发 Verilog入门 Verilog 【FPGA/IC】RAM-Based Shift Register Xilinx IP核的使用
前言一般来讲,如果要实现移位寄存器的话,通常都是写RTL用reg来构造,比如1bit变量移位一个时钟周期就用1个reg,也就是一个寄存器FF资源,而移位16个时钟周期就需要16个FF,这种方法无疑非常浪费资源。Xilinx...
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fpga开发 Xilinx IC 【FPGA】线性反馈移位寄存器(LFSR)的Verilog实现
什么是移位寄存器移位寄存器:是指多个寄存器并排相连,前一个寄存器的输出作为下一个寄存器的输入,寄存器中存放的数据在每个时钟周期向左或向右移动一位。下面的右移移位寄存器因为左侧没有有效输入,所以在第4个时钟周期,寄存器内就已经...
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fpga开发 xilinx Verilog IC 【存储】ZYNQ+NVMe小型化全国产存储解决方案
关键字:FPGA存储、NVMe、标准文件系统、国产1、背景 针对机载或其他对体积空间、成本有高要求的存储场景,使用单片ZYNQ7045/7100(复旦微FMQL45T900/FMQL100TAI)FPGA,实现...
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fpga开发 xilinx FPGA原理与结构(16)——时钟IP核的使用与测试
系列文章目录:FPGA原理与结构(0)——目录与传送门 一、前言 本文介绍xilinx的时钟IP核 Clocking Wizard v6.0的具体使用与测试过程,在学习一个IP核的使用之前,首先需要对于IP核...
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HS-2/HS-3 开源、低成本的 Xilinx FPGA 下载器(高速30MHz)
目前主流的Xilinx下载器主要有两种:一种是Xilinx官方出品的Xilinx Platfom Cable USB,还有一个就是Xilinx的合作伙伴Digilent开发的JTAG-HS3 Programming Cabl...
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fpga开发 Xilinx IC altera 【FPGA】Verilog描述电路的三种方式(结构化、数据流和行为化)
前言众所周知,Verilog是作为一种HDL(Hardware Description Language,硬件描述语言)出现的,它的主要功能是在不同的抽象层级上描述电路,从而实现电路设计。那么到底该如何描述电路?Verilo...
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fpga开发 Artix-7 Spartan-7 Xilinx 28nm FPGA (7系列FPGA)技术概述
写在前面 本文主要翻译自Xilinx白皮书《WP312,Xilinx Next Generation 28 nm FPGA Technology Overview》,蓝色字体部分是我的理解。 ...
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fpga开发 音视频 Xilinx Zynq-7000系列FPGA实现视频拼接显示,提供两套工程源码和技术支持
目录1、前言免责声明2、相关方案推荐FPGA图像处理方案FPGA视频拼接叠加融合方案推荐3、设计思路详解Video Mixer介绍4、工程代码1:2路视频拼接 HDMI 输出PL 端 FPGA 逻辑设计PS 端 SDK 软件...
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fpga开发 transceiver GTH GTY GTM 【XILINX】各系列FPGA的高速收发器速度及特点
概述 xilinx收发器产品涵盖了当今高速协议的全部范围。GTH 和 GTY 收发器提供要求严苛的光学互连所需的低抖动,并具有世界一流的自适应均衡功能以及困难的背板操作所需的 PCS 功能。Versal™ AC...
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XDMA Xilinx 驱动开发代码研读
文章目录一、程序流程图二、头文件程序详解1、public.h2、driver.h3、device.h4、trace.h5.XDMA.h三、C++程序详解1、driver.c1.头文件2.声明3.标记分页函数4.定义5.主函数...
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fpga开发 xilinx FPGA时序约束--实战篇(读懂Vivado时序报告)
目录 一、新建工程 二、时序报告分析 1、打开时序报告界面 2、时序报告界面介绍 3、时序路径分析 三、总结 FPGA开发过程中,vivado和quartus等开发软件都会提供时序报告,以方便开发者判断自己的工程时序是否满足...
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fpga开发 vivado verilog Xilinx FPGA平台DDR3设计详解(一):DDR SDRAM系统框架
DDR SDRAM(双倍速率同步动态随机存储器)是一种内存技术,它可以在时钟信号的上升沿和下降沿都传输数据,从而提高数据传输的速率。DDR SDRAM已经发展了多代,包括DDR、DDR2、DDR3、DDR4和DDR5,每一代...
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fpga开发 fpga verilog xilinx Vivado设计资源优化 ,查看各子模块资源占用的方法大全
在FPGA开发中,资源占用和时序约束一直是主要问题。为了解决这些问题,Vivado提供了丰富的优化工具和资源占用分析工具,帮助工程师优化FPGA设计,深入了解各个子模块的资源使用情况。 本文将从资源占用的角度,介绍Vivad...
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fpga开发 调试工具 Xilinx Vivado中VIO IP核的使用
Vivado中VIO IP核的使用 一、写在前面二、VIO IP核配置三、VIO联调四、写在后面 一、写在前面 Vivado中的VIO(Virtual Input/Output) IP核是一种用于调试和测试FPGA设计...
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fpga开发 fpga verilog xilinx Vivado约束添加方法:一文全面解析IO和时序约束
FPGA开发离不开IO约束和时序约束,IO约束用于确定输入/输出端口的物理端口和电气特性,与芯片和电路设计有关。而时序约束则用于设定FPGA设计中的时序特性,以确保系统能够在预期时钟频率下正常运行。本文将介绍vivado中常...
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fpga开发 Verilog xilinx altera IC 什么是好的FPGA编码风格?(2)--多参考设计软件的语言模板(Language Templates)
什么是语言模板? 不论是Xilinx的Vivado,还是Altera的Quartus II,都为开发者提供了一系列Verilog、SystemVerilog、VHDL、TCL、原语、XDC约束等相关的语言模板...
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multiboot 多启动 xilinx FPGA multi boot之镜像切换
最近做的了一个无线通信的项目,需要在同一套设备上实现两套不同的波形软件,因为FPGA的逻辑资源不够同时放下两套代码,因此采用了镜像切换的方式来实现,xilinx的专业术语叫multi boot功能 。意思是在一片Flash中...
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上拉 Xilinx FPGA未使用管脚上下拉状态配置(ISE和Vivado环境)
文章目录 ISE开发环境Vivado开发环境方式1:XDC文件约束方式2:生成选项配置 ISE开发环境 ISE开发环境,可在如下Bit流文件生成选项中配置。 右键点击Generate Programming File,选择...
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fpga开发 xilinx E3--FPGA实现LVDS收发实例和原理2022-12-03
1.什么是LVDS 一个新东西来的时候,人们总是希望能够宏观的定性的认识它。一个问题是,手机上用的“软件”该如何定义呢?来自百度百科的定义是,软件是指一系列按照特定顺序组织的计算机数据和指令的集合,如果你是非专业人员,第一次...
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fpga开发 Xilinx IC altera 什么是好的FPGA编码风格?(1)--尽量避免组合逻辑环路(Combinational Loops)
什么是组合逻辑环路? 组合逻辑环路(Combinational Loops):指组合逻辑的输出信号不经过任何时序逻辑电路(FF等),而直接反馈到输入节点,从而构成的电路环路。 此外,如果直接将...
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