前言在通信过程中由于存在各种各样的干扰因素,可能会导致发送的信息与接收的信息不一致,比如发送数据为 1010_1010,传输过程中由于某些干扰,导致接收方接收的数据却成了0110_1010。为了保证数据传输的正确性,工程师们...
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fpga开发 Xilinx altera 【FPGA/IC】CRC电路的Verilog实现
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fpga开发 Verilog xilinx IC altera 为什么时序逻辑电路会落后一拍?
1、时序逻辑电路落后一拍?FPGA初学者可能经常听到一句话:“时序逻辑电路,或者说用 先来看一个简单的例子:把输入信号用时序逻辑电路寄存两次,即俗称的“打两拍”。Verilog代码如下:input clk, //系统...
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fpga开发 xilinx Verilog altera 【数字IC/FPGA】手撕代码:模3检测器(判断输入序列能否被3整除)
今天我们来手撕一个常见的笔试题:模3检测,使用的方法是三段式Moore状态机。题目描述:输入端口是串行的1bit数据,每个时钟周期进来一位新数据后,实时检查当前序列是否能整除3,若能则输出1,否则输出0。例如,在4个时钟周期...
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fpga开发 Xilinx IC altera 浮点数 基于FPGA的数字信号处理(2)--什么是定点数?
在实际的工程应用中,往往会进行大量的数学运算。运算时除了会用到整数,很多时候也会用到小数。而我们知道在数字电路底层,只有「高电平1」和「低电平0」的存在,那么仅凭 0和1 该如何表示小数呢?数字电路中,小数可以用两种形式来表...
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fpga开发 Verilog入门 Xilinx altera 【数字IC/FPGA】书籍推荐(0)----《Verilog 传奇--从电路出发的HDL代码设计》
在下这几年关于数字电路、Verilog、FPGA和IC方面的书前前后后都读了不少,发现了不少好书,也在一些废话书上浪费过时间。接下来会写一系列文章,把一部分读过的书做个测评,根据个人标准按十分制满分来打分并分享给大家。定位书...
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fpga开发 Xilinx altera 【FPGA/IC】什么是模块化设计?
什么是模块化设计FPGA/IC设计中根据模块层次的不同有两种基本的设计方法:自下而上方法对设计进行逐次划分的过程是从基本单元出发的,设计树最末枝上的单元是已经设计好的基本单元,或者其他项目开发好的单元或者IP。该方法先对底层...
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fpga开发 【Intel/Altera】 全系列FPGA最新汇总说明,持续更新中
前言 2023年11月14日英特尔 FPGA中国技术日,Intel刚发布了新的FPGA系列,官网信息太多,我这里结合以前的信息,简单汇总更新一下,方便大家快速了解Intel/Altera FPGA家族。目录前言...
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fpga开发 Xilinx IC altera 【FPGA】Verilog描述电路的三种方式(结构化、数据流和行为化)
前言众所周知,Verilog是作为一种HDL(Hardware Description Language,硬件描述语言)出现的,它的主要功能是在不同的抽象层级上描述电路,从而实现电路设计。那么到底该如何描述电路?Verilo...
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fpga开发 Verilog xilinx altera IC 什么是好的FPGA编码风格?(2)--多参考设计软件的语言模板(Language Templates)
什么是语言模板? 不论是Xilinx的Vivado,还是Altera的Quartus II,都为开发者提供了一系列Verilog、SystemVerilog、VHDL、TCL、原语、XDC约束等相关的语言模板...
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fpga开发 Xilinx IC altera 什么是好的FPGA编码风格?(1)--尽量避免组合逻辑环路(Combinational Loops)
什么是组合逻辑环路? 组合逻辑环路(Combinational Loops):指组合逻辑的输出信号不经过任何时序逻辑电路(FF等),而直接反馈到输入节点,从而构成的电路环路。 此外,如果直接将...
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fpga开发 riscv 【INTEL(ALTERA)】 quartus使用Nios® V 处理器系统仿真失败,没有打印输出消息
说明 在 Synopsys* VCS* 和 VCS* MX 仿真器中模拟由以下位置生成的 Nios® V 处理器系统时,可能会出现该问题: 英特尔® Quartus® Prime Pro Edition 软件版本 23.1...
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